所以Imagination在发布会上说骁龙855的Adreno 640若为100%面积，则Exynos 9820的Mali G76MP12需以184%的面积才能达到相同性能——GPU IP固然也是其中一部分原因，但前者采用台积电N7工艺，后者采用三星8nm LPP工艺，就不同的晶体管密度来看，工艺本身产生的影响也还是比较大的 。
如果就晶体管来看，三星宣称8nm LPP的gate长度（Lg）缩减5%，可以造成栅电容（gate capacitance）小幅提升 。金属栅堆叠（metal gate stack）也做了进一步的改良，增加驱动电流 。
Lg的缩减对于pFET和nFET而言实则也是不对等的，三星为此采用了一些优化方案，包括对源极/漏极蚀刻（source/drain etch）的优化，锗化硅掺杂等 。三星宣称pFET的Vt（阈值电压）控制会比10LPP略好 。而晶体管的fin则略窄、略高了一点点（三星的第五代fin），改良后可实现对短沟道效应（short-channel effect）更好的控制 。还有一些优化方案则着力于减少导通电阻，pFET和nFET的接触电阻有不同程度减少 。
在上述各项提升后，三星宣称相同IDDQ（静止状态下VDD电源电流）下环形振荡器AC频率提升8-10%，以及有7-10%的功耗下降 。8nm pFET contact与eSiGe（嵌入在硅衬底中、晶体管沟道区域末端处的外延锗化硅）优化，相比10LPP产生了大约5%的DC增益；nFET S/D（源极/漏极）与contact优化，也产生了5-8%的提升 。
从上述所有改进实则不难发现，8nm LPP还是花了不少资源和投入去做的，甚至是行业内的第一个LELELELE四重曝光方案用于BEOL——之前的10nm都还没有应用四重曝光 。或许从这个意义上来说，8nm的称谓大概并没有什么问题 。
只是不知道，在同代手机SoC中表现偏弱的Exynos 9820，究竟是IP设计层面的问题，还是工艺层面的问题，亦或两者皆有？
传说中的EUV“真7nm”
有人将Kirin 990 5G的7nm称作“真7nm”，我们猜测这里的“真”指的应该是EUV的应用，因为Kirin 990 5G的N7+的确有多层真正开始采用EUV光刻 。以这个标准来看，除了台积电的N7+，三星的7nm LPP也可以认为是“真7nm”了 。
VLSI 2018技术大会上，三星呈现了“第二代7nm制程技术” 。但在后续10月份的Arm TechCon之上，三星对路线图做了更新，最初的第二代7nm制程，似乎已更名5nm LPE（三星以前就有这种传统） 。而原本三星7nm节点，还区分初代7LPE和二代7LPP，现似已被统称为7LPP 。在设备生产细节方面，7LPP与8LPP在很多方面是共享了技术的，所以8nm LPP很大程度上也是在为三星7nm工艺积累经验 。
大会上呈现的三星7nm LPP的关键参数如下：
这组数据现在看来可能并不准确——尤其是在三星后续更新了路线图和节点规划之后 。但如果就这组数字来看，是优于8nm LPP和台积电的N7、N7P的 。。如果从standard cell来看，其高度缩减还是相当之大的，达到了243nm（6.75T），是8nm LPP的64%，10nm LPP的58% 。一个NAND2 cell面积为0.0394μm2，是8nm与10nm的54%和46% 。
在谈最先进半导体制造工艺的时候，2019年的SoC似乎绝大部分都可以统归为7nm 。但是当我们去细看不同手机SoC甚至PC CPU的工艺制程时，大家的7nm似乎都有些差别 。
如图中标注的那样，上面这些参数仍然是7nm HD高密度方案，除此之外还有常规的HP高性能方案，cell为3+3-fin（3 P Fins, 3 N Fins），所以10fin的cell高度为270nm（7.5T） 。
此外，7nm LPP有两层应用了单次曝光EUV 。因为EUV显著更短的波长，就不需要再像上述8nm那样以DUV做多次曝光了，自然也就降低了形成图案的复杂性 。不过需要注意的是，如今的7nm EUV也就是替代了某些层的多重曝光 。比如在三星7nm LPP中，晶体管fin的制造仍然采用相对传统的ArF SAQP四重曝光方案 。但无论如何，EUV的采用都大大减少了制造工序和掩膜的使用 。配合形成图案的设计复杂度会下降 。
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