【芯片7nm指的是什么 7nm工艺是什么意思】
在谈最先进半导体制造工艺的时候，2019年的SoC似乎绝大部分都可以统归为7nm 。但是当我们去细看不同手机SoC甚至PC CPU的工艺制程时，大家的7nm似乎都有些差别 。我们汇总如今比较流行的一些SoC，所用工艺制程情况如下：
即便都是7nm，但似乎都有些差异，甚至还有像三星这样只“差”了1nm的8nm方案，这些还是值得我们去研究个中差别的 。我们也期望通过粗浅地阐述不同7nm工艺在参数方面的差别，来大致看一看如今的工艺制程有着什么样的市场宣传范式 。
通过对不同7nm、8nm工艺的认识进一步加深，也有助于我们搞清楚这些数字实际意味着什么，以及“摩尔定律”背后的这些晶体管现如今究竟在以怎样的步伐迈进 。
骁龙855有两种7nm？
台积电（TSMC）是从2018年4月开始大规模量产7nm制程的 。在台积电的规划中，7nm是一个相对长期、完整的工艺节点——之前一代是16nm 。而此间的10nm则属于短期过渡方案 。最早的这批TSMC 7nm方案，即上表中的N7（或N7FF） 。它广泛地应用在了高通骁龙855、华为Kirin 990、AMD Zen 2这些SoC产品上 。台积电宣称相比16nm技术，7nm约有35-40%的速度提升，或降低了65%的功耗——这个值应用于真实SoC应该是很难真正实现的 。
N7仍然采用DUV（深紫外光）193nm 浸没式ArF光刻，这与三星的7nm LPP就有了极大的差别 。N7工艺的晶体管gate pitch（栅极间距）缩小到了57nm，interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch）40nm 。将gate pitch和interconnect pitch与前代，以及Intel的工艺做对比，大致上是这样的：
图片来源：WikiChip
需要指出的是，上面的数据来自WikiChip[1]，这个数据实际上与各厂商官方给出的数据略有出入，似乎与另外一些研究机构如TechInsights实际给出的数据也不一样 。比如就10nm这个节点，台积电最早给出的gate pitch为64nm，interconnect pitch为42nm；TechInsights在研究后认为这个数据不准确，他们更倾向于这两个值分别是66nm与44nm[2]；WikiChip的数据则是66nm、42nm 。本文给出的所有数据亦可能都不够准确 。
就单个晶体管本身来看，N7晶体管的沟槽接触部分（trench contact）采用钴，代替了之前的钨，这部分的电阻因此可以减少50% 。fin 宽度（Wfin）、高度（Hfin）理论上也应当有变化（fin就是指FinFET鳍式场效应晶体管的那个“鳍”，即下图中的橙色部分；浅绿色部分也就是gate） 。缩减fin宽度实际上是让沟道变窄了，而增加fin高度仍可维持一个相对有效的整体截面，减少寄生效应的同时可以加强有效电流（Ieff）、有效电容（Ceff）之类的特性 。
不过实际上台积电的N7工艺有两种cell方案，分别对应低功耗（HD）与高性能（HP） 。上面所述的这些指的是N7 HD低功耗（高密度）方案 。这两种不同的cell方案，fin pitch（fin间距，或有译作鳍片间距的）都是30nm，不过gate pitch前者为57nm，后者是64nm 。
论及standard cell（标准单元），这两种方案的cell高度分别是240nm（6T/track，track是指走线轨道，信号线通常必须走在track上，standard cell高度可以用多少个track来表示，6T或6 track的意思就是在cell高度范围内必须走6条线）和300nm（7.5T） 。HP为10 fin，HD为8 fin 。HP高性能cell可达成更高10-13%的有效驱动电流（Ieff），代价是略高一点的漏电流 。
很显然，这两种方案的晶体管密度也是不同的 。HD低功耗N7的晶体管密度为91.2 MTr/mm2（MTr是指百万个晶体管，这个单位的意思即百万晶体管每平方毫米）；HP高性能N7工艺晶体管密度65 MTr/mm2 。这两个数字具体是什么量级呢？这将在后文的对比中提到 。
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